1970年代，由于微處理器的問世，利用分立式處理器、存儲(chǔ)控制器和I/O接口器件，在單塊電路板上就可以搭建出簡單的計(jì)算系統(tǒng)。由板級(jí)總線來連接這些器件，而當(dāng)需要更高性能時(shí)，把多塊電路板

組裝在一起，利用系統(tǒng)級(jí)總線通過背板提供卡間通信。這些電路板和系統(tǒng)互連協(xié)議都是專利性的。但隨后，專用的協(xié)議逐漸讓位于標(biāo)準(zhǔn)化協(xié)議，比如以太網(wǎng)、PCI Express 或RapidIO協(xié)議。

　　與此同時(shí)，集成電路>集成電路技術(shù)遵循摩爾定律，其包含晶體管的數(shù)目和速度以一定的代價(jià)不斷增加。這些趨勢共同大幅度推動(dòng)了處理器性能的提高。

　　迄今已有數(shù)代硅器件充分利用了這一良性周期。不幸的是，單核處理器的性能提高速度已開始趨于下滑。造成這種下滑的最重要因素一直是功耗。晶體管越小，開關(guān)速度越快。晶體管尺寸的縮小使

泄漏增加，導(dǎo)致靜態(tài)功耗的增大。同時(shí)，隨著晶體管開關(guān)速度的加快，動(dòng)態(tài)功耗也在增加。

　　這種不斷上升的功耗凸顯了目前硅工藝技術(shù)存在的幾個(gè)現(xiàn)實(shí)問題。首先，單個(gè)處理器的性能受功率和系統(tǒng)功耗的限制。其次，晶體管預(yù)算在繼續(xù)增加，而可獲得的時(shí)鐘速率卻不然。

　　隨著晶體管預(yù)算的持續(xù)增加，業(yè)界已迅速轉(zhuǎn)向帶有多個(gè)處理器內(nèi)核的器件。這些器件還集成有內(nèi)存控制器、應(yīng)用加速器和I/O接口的器件，形成一個(gè)多核SoC。多核器件有望大大提高系統(tǒng)性能。

　　SoC器件的面世模糊了單個(gè)元件及其所實(shí)現(xiàn)的系統(tǒng)架構(gòu)之間的界線。曾經(jīng)一個(gè)完整的計(jì)算系統(tǒng)需要一塊電路板來實(shí)現(xiàn)，而現(xiàn)在只需單個(gè)器件就能夠把多個(gè)這類系統(tǒng)囊括在內(nèi)。

　　向SoC器件的轉(zhuǎn)換改變了SoC和其它器件及網(wǎng)絡(luò)之間的互連要求。電路板和系統(tǒng)級(jí)互連最初基于總線共享，而且和以往的處理器一樣，采用一種類似的方式來滿足對更高互連性能的要求：增加時(shí)鐘速

率，加寬總線帶寬。然而，蹈處理器之覆轍，最后同樣因物理效應(yīng)的影響，總線上的器件數(shù)目不得不減少，從而催生出了總線分割、分層化拓?fù)浜妥罱K的點(diǎn)到點(diǎn)開關(guān)網(wǎng)絡(luò)。

　　嵌入式系統(tǒng)>嵌入式系統(tǒng)常常被劃分為三個(gè)子系統(tǒng)功能：控制面板、數(shù)據(jù)面板和系統(tǒng)管理。當(dāng)系統(tǒng)只包含一個(gè)計(jì)算系統(tǒng)時(shí)，系統(tǒng)級(jí)的通信流數(shù)目很有限。這是幸運(yùn)的，因?yàn)榘凑斩�義，基于總線的互連只能容納一

個(gè)通信流。

　　QoS問題

　　過去，為了提高系統(tǒng)性能，每一個(gè)功能采用一個(gè)專用處理器。隨著多個(gè)并行通信流的出現(xiàn)，服務(wù)質(zhì)量(QoS)問題急劇增加。為了更好地優(yōu)化帶寬并防止各個(gè)通信流之間產(chǎn)生干擾，在許多情況下都使用

了三種單獨(dú)的互連。在這些系統(tǒng)中，每一個(gè)處理器執(zhí)行一個(gè)功能，并分別負(fù)責(zé)單個(gè)或最多很少幾個(gè)通信流。然而，多核SoC的問世使這種局面大為改觀。由于每個(gè)內(nèi)核分別處理各自的通信流，故有可能實(shí)

現(xiàn)每芯片多個(gè)通信流。

　　并行執(zhí)行現(xiàn)有代碼，在單個(gè)多核SoC上實(shí)現(xiàn)控制、數(shù)據(jù)和管理面板功能的融合，這一近期目標(biāo)預(yù)計(jì)將作為多核架構(gòu)的權(quán)宜之計(jì)。其將在一個(gè)四核器件上產(chǎn)生至少三個(gè)以上的通信流。從長遠(yuǎn)來看，軟件

將支持多核，并回復(fù)到眾多內(nèi)核執(zhí)行離散數(shù)據(jù)或控制面板功能。在任一種情況下，不論何處采用多核SoC都將出現(xiàn)多個(gè)通信流。隨著使用8、16甚至更多內(nèi)核的下一代SoC的問世，未來2~4年間，單個(gè)器件

能夠支持的通信流數(shù)目將大幅度增加。

　　目前的互連支持多個(gè)通信流嗎？答案是肯定的。通過在單個(gè)互連傳輸之前進(jìn)行多路復(fù)用，可支持任何數(shù)目的通信流。但仍存在兩大挑戰(zhàn)：在目的節(jié)點(diǎn)如何對通信流進(jìn)行多路分離，如何賦予每一個(gè)通

信流獨(dú)特的服務(wù)參數(shù)，比如保證帶寬以及平均或最差情況下的延時(shí)？

　　要解決這些問題，協(xié)議需要具備好幾個(gè)功能。首先，這個(gè)協(xié)議必須能夠?qū)Ω鱾�(gè)通信流進(jìn)行差異化。換言之，應(yīng)該能夠檢查線纜上的數(shù)據(jù)包，并決定其屬于哪一個(gè)通信流？其次，當(dāng)數(shù)據(jù)包通過互連傳

輸時(shí)，必須能夠執(zhí)行服務(wù)參數(shù)。這一點(diǎn)可以通過控制仲裁和流量控制來實(shí)現(xiàn)。例如，穩(wěn)健的SoC需要多個(gè)通信流量控制機(jī)制，以限制互連上的一系列擁塞事件。這些機(jī)制可能包括鏈路到鏈路、端到端和進(jìn)

/出流量管理。

　　嵌入式系統(tǒng)中應(yīng)用最廣泛的互連也許是以太網(wǎng)。以太網(wǎng)的可擴(kuò)展性已在多年服務(wù)中得到了充分的證實(shí)。基本的 Layer 2以太網(wǎng)幀只支持?jǐn)?shù)據(jù)報(bào)類型(datagram-style)的處理，而且沒有已定義的流量

差異化頭字段。但之后，從Layer 2的VLAN標(biāo)簽到更廣泛的Layer 3 IP報(bào)頭中的“5 Tuples(五元組)”，各種流量差異化方法被放在最高層。其中，“五元組”方案可支持?jǐn)?shù)百萬個(gè)通信流。

　　不幸的是，對以太網(wǎng)而言，QoS已證實(shí)是一個(gè)更大的挑戰(zhàn)。這是因?yàn)橹挥幸粋�(gè)有限的鏈路級(jí)PAUSE-幀協(xié)議可被采用，而缺乏廣獲采納的流量控制機(jī)制所致。在鏈路級(jí)之外，有少量這一問題的解決方案

獲得牽引力，其中包括在Layer 2采用VLAN 優(yōu)先級(jí)標(biāo)簽(802.1Q)，或在Layer 2 和Layer 3之間采用MPLS 報(bào)頭。

　　另一個(gè)問題的出現(xiàn)是因?yàn)榇蟛糠衷谝蕴�網(wǎng)上分層的方案往往都是采用軟件來實(shí)現(xiàn)的。由于硬件支持較少，可獲得的QoS參數(shù)受通信流通過軟件堆棧時(shí)產(chǎn)生的延時(shí)和延時(shí)抖動(dòng)所限制。

　　1999年定義的RapidIO互連規(guī)范代表了一種更先進(jìn)的系統(tǒng)互連方案。在該規(guī)范的開發(fā)過程中，QoS曾是一個(gè)重要考慮事項(xiàng)，包含了好幾種流量控制機(jī)制，比如重試(retry)和基于信用(credit-based)的

鏈路級(jí)流量控制、端到端XON/XOFF和流量控制協(xié)議。

　　在嵌入式系統(tǒng)中廣獲采用的另一種互連技術(shù)是PCI Express (PCIe)。PCIe最初瞄準(zhǔn)PC和服務(wù)器市場，支持配置、事件消息發(fā)送和讀寫處理。這種技術(shù)在系統(tǒng)級(jí)的QoS支持很有限。在per-VC basis上有

穩(wěn)健的基于信用的鏈路級(jí)流量控制，足以實(shí)現(xiàn)點(diǎn)到點(diǎn)通信。

　　在實(shí)際應(yīng)用中，以太網(wǎng)可以實(shí)現(xiàn)穩(wěn)健的流量差異化，但缺乏穩(wěn)健的QoS特性。大多數(shù)PCIe實(shí)現(xiàn)方案都沒有流量差異化能力。PCIe的流量控制有限，似乎是面向未來多核器件準(zhǔn)備最不足的器件。三者中

RapidIO潛力最大，因?yàn)樗�支持三個(gè)具有優(yōu)先級(jí)的通信流上的數(shù)百萬個(gè)差異化流量，并支持穩(wěn)健的QoS特性。

　　幸運(yùn)的是，許多新興的多核SoC都支持多個(gè)外部互連協(xié)議。例如，飛思卡爾的8核QorIQ P4080就可以配置為支持這里提到的所有協(xié)議。

　　當(dāng)系統(tǒng)只包含一個(gè)計(jì)算系統(tǒng)時(shí)，系統(tǒng)級(jí)的通信流數(shù)目很有限。在多核SoC中，由于每個(gè)內(nèi)核分別處理各自的通信流，有可能實(shí)現(xiàn)每芯片多個(gè)通信流。